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參數資料
| 型號： | MC145574 |
| 廠商： | Motorola, Inc. |
| 英文描述： | ISDN S/T-Interface Transceiver |
| 中文描述： | 綜合業務數字網S / T的接口收發器 |
| 文件頁數： | 128/164頁 |
| 文件大小： | 1072K |
| 代理商： | MC145574 |
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MC145574
18–6
MOTOROLA
Ref. No.
Parameter
Min
Max
Unit
Note
1
Delay From Rising Edge of DCL to FSC Output High
—
30
ns
2
Delay From Rising Edge of DCL to FSC Output Low
—
30
ns
1
3
FSC Input High Before the Falling Edge of DCL (FSC Setup Time)
25
—
ns
4
FSC Input High After the Falling Edge of FSC (FSC Hold Time)
25
—
ns
5a
DCL Clock Period Master Mode
488
1953
ns
2
5b
DCL Clock Period Slave Mode
244
1953
ns
3
6
DCL Pulse Width High
512 kHz
2.048 kHz
878
210
1074
265
ns
4
7
DCL Pulse Width Low
45
55
% of DCL
Period
8
DCL Fall Time
5
15
ns
9
DCL Rise Time
5
15
ns
10
Delay From Rising Edge of FSC to Low–Z and Valid Data on Dout
Delay From Rising Edge of DCL to Data Valid on Dout
Delay From Rising Edge of DCL High–Z on Dout
Data Valid on Din Before Rising Edge of DCL
Data Valid on Din After Rising Edge of DCL
Delay From Rising Edge of FSC to TSEN Low
—
30
ns
11
—
30
ns
12
5
30
ns
13
25
—
ns
14
25
—
ns
15
—
30
ns
16
Delay From Rising Edge of DCL to TSEN High
—
30
ns
NOTES:
1. The FSC pulse is normally two DCL clock periods wide in GCI mode.
2. In GCI Master mode, the MC145574 will output a 512 kHz, 1.536 MHz or 2.048 MHz clock as selected by M2, M1 and M0
pins.
3. In GCI Slave mode, DCL may be any frequency that is a multiple of 512 kHz and is between 512 kHz and 4.096 MHz.
4. The duty cycle of DCL is between 45% and 55% when operated in Master Timing mode.
F
Freescale Semiconductor, Inc.
For More Information On This Product,
Go to: www.freescale.com
n
.
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| MC145574AEG | 制造商:Freescale Semiconductor 功能描述: |
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