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參數資料
| 型號： | W83195R-08 |
| 廠商： | WINBOND ELECTRONICS CORP |
| 元件分類： | XO, clock |
| 英文描述： | 150MHZ 4-DIMM Clock(頻率為150MHZ、3-DIMM 時鐘) |
| 中文描述： | 150 MHz, PROC SPECIFIC CLOCK GENERATOR, PDSO56 |
| 封裝： | SSOP-56 |
| 文件頁數： | 14/18頁 |
| 文件大小： | 230K |
| 代理商： | W83195R-08 |
W83195R-08
PRELIMINARY
Publication Release Date: Mar. 1999
- 14 - Revision 0.30
10.0 POWER MANAGEMENT TIMING
10.1 CPU_STOP# Timing Diagram
CPUCLK
(Internal)
PCICLK
(Internal)
PCICLK_F
CPU_STOP#
CPUCLK[0:3]
SDRAM
3
4
1
2
3
4
1
2
For synchronous Chipset, CPU_STOP# pin is an asynchronous
active low
input pin used to stop
the CPU clocks for low power operation. This pin is asserted synchronously by the external control
logic at the rising edge of free running PCI clock(PCICLK_F). All other clocks will continue to run
while the CPU clocks are stopped. The CPU clocks will always be stopped in a low state and resume
output with full pulse width. In this case, CPU
c
locks on latency
is less than 4 CPU clocks and
c
locks off latency
is less then 4 CPU clocks.
10.2 PCI_STOP# Timing Diagram
CPUCLK
(Internal)
PCICLK
(Internal)
PCICLK_F
PCI_STOP#
PCICLK[0:5]
1
2
1
2
For synchronous Chipset, PCI_STOP# pin is an asynchronous
a
ctive low
input pin used to stop
the PCICLK [0:5] for low power operation. This pin is asserted synchronously by the external control
logic at the rising edge of free running PCI clock(PCICLK_F). All other clocks will continue to run
while the PCI clocks are stopped. The PCI clocks will always be stopped in a low state and resume
output with full pulse width. In this case, PCI
c
locks on latency
is less than 2 PCI clocks and
c
locks off latency
is less then 2 PCI clocks.
相關PDF資料 |
PDF描述 |
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參數描述 |
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