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參數(shù)資料
| 型號(hào)： | W83977A |
| 廠商： | WINBOND ELECTRONICS CORP |
| 英文描述： | WINBOND I/O |
| 中文描述： | 華邦的I / O |
| 文件頁(yè)數(shù)： | 89/207頁(yè) |
| 文件大小： | 1088K |
| 代理商： | W83977A |
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W83977ATF
PRELIMINARY
Publication Release Date:April 1998
-
70
-
Revision 0.52
4.6.4 Set4.Reg4, 5 - Transmitter Frame Length (TFRLL/TFRLH)
Reg.
Bit 7
Bit 6
Bit 5
Bit 4
Bit 3
Bit 2
Bit 1
Bit 0
TFRLL
bit 7
bit 6
bit 5
bit 4
bit3
bit 2
bit 1
bit 0
Reset Value
0
0
0
0
0
0
0
0
TFRLH
-
-
-
bit 12
bit 11
bit 10
bit 9
bit 8
Reset Value
-
-
-
0
0
0
0
0
These are combined to be a 13-bit register. Writing these registers programs the transmitter frame
length of a package. These registers are only valid when APM=1 (automatic package mode,
Set5.Reg4.bit5). When APM=1, the physical layer will split data stream to a programmed frame
length if the transmitted data is larger than the programmed frame length. When these registers are
read, they will return the number of bytes which is not transmitted from a frame length programmed.
4.6.5 Set4.Reg6, 7 - Receiver Frame Length (RFRLL/RFRLH)
Reg.
Bit 7
Bit 6
Bit 5
Bit 4
Bit 3
Bit 2
Bit 1
Bit 0
RFRLL
bit 7
bit 6
bit 5
bit 4
bit 3
bit 2
bit 1
bit 0
Reset Value
0
0
0
0
0
0
0
0
RFRLH
-
-
-
bit 12
bit 11
bit 10
bit 9
bit 8
Reset Value
-
-
-
0
0
0
0
0
These are combined to be a 13-bit register and up counter. The length of receiver frame will be
limited to the programmed frame length. If the received frame length is larger than the programmed
receiver frame length, the bit of MX_LEX (Maximum Length Exceed) will be set to 1. Simultaneously,
the receiver will not receive any more data to RX FIFO until the next start flag of the next frame,
which is defined in the physical layer IrDA 1.1. Reading these registers returns the number of
received data bytes of a frame from the receiver.
4.7 Set 5 - Flow control
and
IR control
and
Frame Status FIFO registers
Address Offset
Register Name
Register Description
0
1
2
3
4
5
6
7
FCBLL
FCBHL
FC_MD
SSR
IRCFG1
FS_FO
RFRLFL
RFRLFH
Flow Control Baud Rate Divisor Latch Register (Low Byte)
Flow Control Baud Rate Divisor Latch Register (High Byte)
Flow Control Mode Operation
Sets Select Register
Infrared Configure Register
Frame Status FIFO Register
Receiver Frame Length FIFO Low Byte
Receiver Frame Length FIFO High Byte
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