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參數(shù)資料
| 型號(hào)： | W83877 |
| 廠商： | WINBOND ELECTRONICS CORP |
| 英文描述： | WINBOND I/O |
| 中文描述： | 華邦的I / O |
| 文件頁(yè)數(shù)： | 56/191頁(yè) |
| 文件大小： | 1200K |
| 代理商： | W83877 |
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W83877ATF
Publication Release Date: April 1998
- 52 -
Version 0.51
4.3.2.3 Set0.Reg2 - Interrupt Status Register/UART FIFO Control Register (ISR/UFR)
(1) Interrupt Status Register: (Write Only)
Mode
B7
B6
B5
Legacy
UART
Enable
Enable
Advanced
UART
Reset Value
0
0
1
Legacy UART:
Same as previous register defined.
Advanced UART:
Bit 7:
TMR_I - Timer Interrupt.
Set to 1 when timer counts to 0. This bit will be affected by (1) the timer registers are
defined in Set4.Reg0 and Set4.Reg1, (2) EN_TMR(Enable Timer, in Set4.Reg2.Bit0)
should be set to 1, (3) ENTMR_I (Enable Timer Interrupt, in Set0.Reg1.Bit7) should be
set to 1.
Bit 6:
MIR, FIR modes:
FSF_I - Frame Status FIFO Interrupt.
Set to 1 when Frame Status FIFO is equal to or larger than the threshold level
or
Frame
Status FIFO time-out occurs. Clear to 0 when Frame Status FIFO is below the threshold
level.
Advanced UART/SIR/ASK-IR, Remote IR modes:
Not used.
Bit 5:
TXTH_I - Transmitter Threshold Interrupt.
Set to 1 if the TBR (Transmitter Buffer Register) FIFO is below the threshold level. Clear
to 0 if the TBR (Transmitter Buffer Register) FIFO is below the threshold level.
Bit 4:
MIR, FIR, Remote IR modes:
DMA_I - DMA Interrupt.
Set to 1 if the DMA controller 8237A sends a TC (Terminal Count) to I/O device which
may be a Transmitter TC or a Receiver TC. Clear to 0 when this register is read.
Bit 3:
HS_I - Handshake Status Interrupt.
Set to 1 when the Handshake Status Register has a toggle. Clear to 0 when Handshake
Status Register (HSR) is read. Note that in all IR modes including SIR, ASK-IR, MIR,
FIR, and Remote Control
,
IR are defaulted to inactive except set IR Handshake Status
Enable (IRHS_EN) to 1.
Bit 2:
Advanced UART/SIR/ASK-IR modes:
USR_I - UART Status Interrupt.
Set to 1 when overrun, or parity bit, or stop bit, or silent byte detected error in the UART
Status Register (USR) is set to 1. Clear to 0 when USR is read.
MIR, FIR modes:
FEND_I - Frame End Interrupt.
Set to 1 when (1) a frame has a grace end to be detected where the frame signal is
defined in the physical layer of IrDA version 1.1 (2) abort signal or illegal signal has been
detected during receiving valid data. Clear to 0 when this register is read.
Remote Controller mode:
B4
0
B3
IID2
B2
IID1
B1
IID0
B0
IP
FIFO
FIFO
0
TMR_I
FSF_I
TXTH_I
DMA_I
HS_I
USR_I/
FEND_I
0
TXEMP_I RXTH_I
0
0
1
0
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