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參數資料
| 型號： | 28230-13 |
| 廠商： | CONEXANT SYSTEMS |
| 元件分類： | 數字傳輸電路 |
| 英文描述： | ATM SEGMENTATION AND REASSEMBLY DEVICE, PQFP208 |
| 封裝： | PLASTIC, MQFP-208 |
| 文件頁數： | 118/237頁 |
| 文件大小： | 3214K |
| 代理商： | 28230-13 |
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189
N8230DS1F
Appendix C: PCI Bus Interface Performance
This appendix describes performance of the Bt8230’s PCI Local Bus Interface
using the Logic Modeling Corporation (LMC) PCI Model Regression Test Suite.
Rockwell has labelled the PCI bus interface in the Bt8230 the Bus Interface Unit
(BIU).
The performance of the BIU is, in general, dependent on a number of system
parameters. The following assumptions are made when predicting performance:
1
A 33 MHz PCI bus clock and a 50 MHz local device clock are used. Fre-
quency and phase differences between the two clocks have a material and
wholly unpredictable effect on the BIU latency and throughput, due to the
synchronization required when crossing clock domains. Thus, a particular
PCI/device clock relationship must be established before attempting to
measure performance.
2
When the BIU is acting as a bus master, the addressed target responds in
one PCI clock cycle. If the target delays the assertion of either DEVSEL*
or TRDY* during a bus transaction, then this delay must be factored into
the latency and throughput calculations.
3
The Fast Back-to-Back Enable bit [COMMAND field, FB_EN bit] in the
PCI Configuration Register is enabled.
4
All addresses are aligned to a word boundary, whether the BIU is acting as
a master or a slave. Also, all transfer sizes are multiples of 4 bytes (to make
full use of the 32-bit data bus).
* If the DMA controller supplies an unaligned address to the PCI BIU
master, the burst transaction will be broken up into unaligned and word-
aligned data phases. This will result in a maximum of two additional data
phases beyond that required for transferring the same amount of word-
aligned data. The maximum number of data phases that are required by the
PCI BIU master for a transaction, as a function of the number of bytes of
the actual data that are transferred by the DMA controller, is, therefore,
derived by dividing the number of bytes by 4 and adding 2.
* If the address presented by the external bus master on the PCI
Address/Data (AD) bus is unaligned (that is, the AD[1:0] bits are non-zero
during the address phase), the PCI BIU slave logic transfers a single word
and then signals a target disconnect. This causes the external master to
break up the non-standard burst into a sequence of single-word transfers.
5
PCI bus arbitration delay is taken to be zero.
* If the PCI bus arbiter parks the bus with the master that initiated the
last transaction, the arbitration delay for that master is zero for subsequent
transactions. If the arbiter does not perform bus parking or if the bus was
parked at a different master, the additional delay required to obtain access
to the bus must be factored into the performance calculations.
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