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參數(shù)資料
| 型號： | 28230-13 |
| 廠商： | CONEXANT SYSTEMS |
| 元件分類： | 數(shù)字傳輸電路 |
| 英文描述： | ATM SEGMENTATION AND REASSEMBLY DEVICE, PQFP208 |
| 封裝： | PLASTIC, MQFP-208 |
| 文件頁數(shù)： | 181/237頁 |
| 文件大小： | 3214K |
| 代理商： | 28230-13 |
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35
3.0 Functional Description
3.3 Local Processor Interface
Bt8230
ATM Segmentation and Reassembly Controller—SAR
N8230DS1F
consumers and grants the memory bus to the local processor at the appropriate
time. The local processor is held off during this process by the insertion of a vari-
able number of wait states, accomplished by the i960 withholding READY* or
RDYRCV*. Once the local processor is granted the memory system, the trans-
ceivers are enabled to allow the local processor’s address and data to access the
SRAM or control registers. The conclusion of the data transaction is signaled by
the assertion of PRDY*. Wait states may be inserted by the processor at any time
by asserting PWAIT*. The last data cycle in a burst is indicated by the PBLAST*
signal. In this manner, non-i960 processor half-speed buses or slow transceivers
can be accounted for.
LP_BWAIT [bit 11] in the CONFIG0 register automatically adds a single wait
state between the first access in a burst and subsequent accesses. This can be used
to simplify the design of memory controllers for processors that do not produce a
wait output and which require more time between data cycles in a burst.
3.3.1 Interface Pin Description
The local processor bus interface consists of the control, address, and status sig-
nals described in Table 3-2. As a reference, see Table 1-1, “Hardware Signal Def-
initions,” on page 20.
Table 3-2. Processor Interface Pins (1 of 2)
Signal
Dir1
Description
PROCMODE
I
Processor interface mode select input—A logic low on this input enables the local processor mode
of operation.
PCS*
I
Processor interface chip select—A logic low on this signal in conjunction with a logic low on PAS*
at the rising edge of SYSCLK initiates a memory request to the memory controller.
PAS*
I
Processor address strobe— A logic low on this signal in conjunction with a logic low on PCS*
latches the value of PWNR, PBSEL[1,0], PADDR[1,0], and PBE[3:0]* at the rising edge of SYSCLK.
PWNR
I
Processor write/read select—A logic one on this input indicates a write cycle, a logic zero indicates
a read cycle. Latched at rising edge of SYSCLK when PAS* and PCS* are active.
PADDR[1,0]
I
Word select address inputs—Indicates the word address for a single cycle access, or the first word
for a multi-cycle burst access. Latched at rising edge of SYSCLK when PAS* and PCS* are active.
PBSEL[1,0]
I
Bank select inputs—Decode to select MCS[3:0]*; see Figure 3-6 and Table 3-1 for details. Latched
at rising edge of SYSCLK when PAS* and PCS* are active.
PBE[3:0]*
I
Byte select inputs—Active low. Allows individual bytes of selected word to be written. Not active on
reads. Latched at rising edge of SYSCLK when PAS* and PCS* active. PBE[3]* controls writes to
LDATA[31:24], PBE[2]* controls writes to LDATA[23:16], etc.
PWAIT*
I
Processor wait input—Allows processor to insert variable number of wait states to extend memory
transaction. Must be active on rising edge of SYSCLK with PRDY* active to insert wait cycle. May
be used to interface to half speed or slow processor bus or to allow the use of slow transceivers. If
the insertion of wait states is not required, set this input to a logic high. This signal may only be
active (logic low) when PBLAST* is a logic high.
PBLAST*
I
Processor burst last input—Indicates the last word of a cycle. Must be active on rising edge of
SYSCLK with PRDY* active to indicate last cycle. If burst accesses and wait cycles generated by
PWAIT* are not required, this signal should be set to a logic low.
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