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參數資料
| 型號： | W742C81A |
| 廠商： | WINBOND ELECTRONICS CORP |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 4-BIT MICROCONTROLLER |
| 中文描述： | 4-BIT, FLASH, MICROCONTROLLER, UUC100 |
| 封裝： | DIE-100 |
| 文件頁數： | 15/45頁 |
| 文件大小： | 567K |
| 代理商： | W742C81A |
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Preliminary W742E81A/W742C81A
Publication Release Date: April 2000
Revision A1
- 15 -
0
1
2
3
WDTR
R/W
R/W
R/W
R
Note: R/W means read/write available, R means read only.
Power On reset default is : 0000
Bit 3 = 0
= 1
Bit 2 = 0 Select Divider0.
= 1 Select Divider1.
Bit 1 = 0
Refer to Table 2.
= 1 Refer to Table 2.
Bit 0 = 0 No time out.
= 1 Time out.
F
OSC/
2048(Select Divider0) or Fss/2048(Select Divider1) as the WDT source.
F
OSC/
16384(Select Divider0) or Fss/16384(Select Divider1) as the WDT source.
WDTR.0 will be set to one when WDT time out and can be reset to zero by:
Power On Reset, RESET pin, CLR WDT
Table 2 The bit 1 of WatchDog Timer Register (WDTR) reset item
RESET ITEM
WDTR.1 = 1
0000H
-
-
WDTR.1 = 0
0000H
Reset
Reset
Program Counter (PC)
Stack Pointer (SP)
ROMPR, PAGE, DBKR, WRP, ACC, CF, ZF,
SCR registers
IEF, HEF, SEF, HCF, PEF, EVF flags
DIV0, DIV1
TM0, TM1, MR0, MR1 registers
Timer 0 input clock
Timer 1 input clock
MFP output
PM0 register
PM1, PM2, PM5 registers
PSR0 register
Input/output ports RA, RB, RD
Output ports RE, RF
RA, RB ports output type
RC port pull-high resistors
Input clock of the watchdog timer
DTMF output
BUZCR register
FLCD
LCD display
LCDR
Segment output mode
-: keep the status
Note: SCR.2 is reserved
IEF = Reset
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
Reset
Reset
Reset
FOSC/4
FOSC
Low
Reset
Set (1111B)
Reset
Input mode
High
CMOS type
Disable
FOSC/2048
Hi-Z
Reset
Q5 to Q9 Reset
OFF
Reset
LCD drive output
相關PDF資料 |
PDF描述 |
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