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參數資料
| 型號： | W9961CF |
| 廠商： | WINBOND ELECTRONICS CORP |
| 元件分類： | 消費家電 |
| 英文描述： | H.263/H.261 Video Codec |
| 中文描述： | SPECIALTY CONSUMER CIRCUIT, PQFP208 |
| 封裝： | 28 X 28 MM, 2.60 MM HEIGHT, PLASTIC, QFP-208 |
| 文件頁數： | 11/65頁 |
| 文件大小： | 344K |
| 代理商： | W9961CF |
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W9961CF
- 11 -
4 PIN DESCRIPTION
The following tables provide a brief description of each pin on the W9961CF. The following signal
type definitions are used in these descriptions:
I
Input pin
IU
Input pin with internal pull-up resistor
B
Bi-directional input/output pin
O
Output pin
TS
Tri-State output pin
STS
Sustained Tri-State pin. Must drive it high for at least one PCI clock before letting it float.
A
Analog pin
P
Power supply pin
G
Ground pin
#
Active low
4.1 Pin Definition
PCI Bus Interface (48 pins)
Pin Name
Pin Number
Type
Description
AD[31:0]
1, 2, 4, 5, 7-
10, 13-20,
35-42, 45-52
B
Multiplexed System Address and Data Bus. The address phase
is the clock cycle in which FRAME# is asserted. Data is
transferred during those clocks where both IRDY# and TRDY#
are asserted.
C/BE[3:0]#
11, 22, 34, 44
I
Multiplexed Bus Command and Byte Enables. During the
address phase of a transaction, C/BE[3:0]# define the bus
command. During the data phase C/BE[3:0]# are used as Byte
Enables.
PAR
33
TS
Parity. It is even parity across AD31-AD0 and C/BE[3:0]#.
FRAME#
23
I
Cycle Frame. Asserted to indicate a bus transaction is
beginning.
TRDY#
26
STS
Target Ready. A data phase is completed on any clock both
TRDY# and IRDY# are sampled asserted.
IRDY#
25
I
Initiator Ready. A data phase is completed on any clock both
IRDY# and TRDY# are sampled asserted.
相關PDF資料 |
PDF描述 |
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參數描述 |
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