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參數資料
| 型號： | W9961CF |
| 廠商： | WINBOND ELECTRONICS CORP |
| 元件分類： | 消費家電 |
| 英文描述： | H.263/H.261 Video Codec |
| 中文描述： | SPECIALTY CONSUMER CIRCUIT, PQFP208 |
| 封裝： | 28 X 28 MM, 2.60 MM HEIGHT, PLASTIC, QFP-208 |
| 文件頁數： | 41/65頁 |
| 文件大小： | 344K |
| 代理商： | W9961CF |
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W9961CF
- 41 -
7.5 INTC (Interrupt Controller)
AND
RISCINT
IREQ[15:0]
Queue
Interrupt
IMSK
ACK[15:0]
INTVEC[3:0]
Trigger
TRIG[15:0]
Mux
MODE
TRIG_ACK[15:0]
Figure 7.10 INTC Block Diagram
The interrupt controller provides 16 interrupt channels that are used for engine interrupts to the RISC.
It supports two interrupt modes: interrupt and trigger modes. In interrupt mode, the INTC responds
with acknowledgment signal when an interrupt is generated via IREQ[15:0] by the engine, timer, or
external interrupt from ISA-like bus. In trigger mode, the RISC first triggers a specific engine to
operate via TRIG_ACK[15:0] by programming the Software Trigger register (STG). Once the engine
completes operation, it interrupts the RISC via IREQ[15:0]. Each channel can operate with only one
specific mode as shown in Table 7.5. The W9961CF can operate correctly only when the Trigger
Mode register (TMOD) is programmed with a 181FH or 185FH value.
Table 7.5 Interrupt Channels
Channel
0
1
2
3
4
5
6
7
8
9
A
B
C
D
E
Engine
Mode
Description
Reserved
Trigger MB Motion Estimation
Trigger current block Motion Compensation
Trigger current block IDCT
Trigger current block DCT
Video capture complete interrupt
Trigger pre-filter, or pre-filter complete interrupt (Note 1)
VLE FIFO full interrupt
TIMER DTR interrupt
TIMER ETR interrupt
TIMER TR interrupt
Trigger post-filter
Trigger deblocking filter
VLD complete interrupt
BCH frame un-lock, Encode Output FIFO full, Encode Input
FIFO empty, or Decode Input FIFO empty interrupt (Note 2)
ME
MC
DCT/IDCT
DCT/IDCT
VPRE
VPRE
VLETCO
TIMER
TIMER
TIMER
VPOST
DBF
VLPIO
VLPIO
TRIG
TRIG
TRIG
TRIG
INTR
TRIG/INTR
INTR
INTR
INTR
INTR
TRIG
TRIG
INTR
INTR
相關PDF資料 |
PDF描述 |
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參數描述 |
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