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參數資料
| 型號： | W9961CF |
| 廠商： | WINBOND ELECTRONICS CORP |
| 元件分類： | 消費家電 |
| 英文描述： | H.263/H.261 Video Codec |
| 中文描述： | SPECIALTY CONSUMER CIRCUIT, PQFP208 |
| 封裝： | 28 X 28 MM, 2.60 MM HEIGHT, PLASTIC, QFP-208 |
| 文件頁數： | 34/65頁 |
| 文件大小： | 344K |
| 代理商： | W9961CF |
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W9961CF
- 34 -
Table 7.2 W9961CF Video Output Interface Pin Assignment
PWON_15, 3-2
00X
010
011
10X
110
111
Pin 171
PCLK
PCLK
PCLK
PCLK
PCLK
PCLK
Pin 170
YCbCr7
YCbCr7
YCbCr7
RGB7
RGB7
RGB7
Pin 168
YCbCr6
YCbCr6
YCbCr6
RGB6
RGB6
RGB6
Pin 167
YCbCr5
YCbCr5
YCbCr5
RGB5
RGB5
RGB5
Pin 157
YCbCr4
YCbCr4
YCbCr4
RGB4
RGB4
RGB4
Pin 154
YCbCr3
YCbCr3
YCbCr3
RGB3
RGB3
RGB3
Pin 153
YCbCr2
YCbCr2
YCbCr2
RGB2
RGB2
RGB2
Pin 152
YCbCr1
YCbCr1
YCbCr1
RGB1
RGB1
RGB1
Pin 151
YCbCr0
YCbCr0
YCbCr0
RGB0
RGB0
RGB0
Pin 156
VSYNC
VSYNC
VSYNC
VSYNC
VSYNC
VSYNC
Pin 155
HSYNC
HSYNC
HSYNC
HSYNC
HSYNC
HSYNC
Pin 128
DEM
DEM
DEM
Pin 160
R
CP0
CP0
R
CP0
CP0
Pin 159
G
CP1
Y
G
CP1
Y
Pin 158
B
CP2
C
B
CP2
C
Note 1. Analog video output signals (CP0/R, CP1/Y/G, and CP2/C/B) can be disabled by resetting
PWON_8-6 to 000.
Note 2. Digital video output signals (PCLK, VSYNC, HSYNC, DEM, and P[7:0]) can be disabled by
resetting VPOSTCR_1 to 0 to tri-state these signals.
Note 3. P[7:0] and DEM are re-defined for internal memory test and will not be tri-stated by
VPOSTCR_1 when the chip is in test mode (PWON_14-12
≠
111).
Note 4. PCLK is derived from VOCLK as shown below:
f
f
f
f
/
256
PCLK
VOCLK
DISCR
PCLK
VOCLK
=
=
×
,
_
,
if in 8-bit YCbCr mode (PWON_15 = 0)
if in 8-bit RGB mode (PWON_15 = 1)
15
8
2
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PDF描述 |
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