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參數資料
| 型號： | W942516CH |
| 廠商： | WINBOND ELECTRONICS CORP |
| 英文描述： | 4M X 4 BANKS X 16 BIT DDR SDRAM |
| 中文描述： | 4米× 4銀行× 16位DDR SDRAM |
| 文件頁數： | 12/47頁 |
| 文件大小： | 2809K |
| 代理商： | W942516CH |
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W942516CH
- 12 -
-5
-6
SYM.
PARAMETER
MIN.
55
70
40
15
15
1
15
10
15
30
5
5
MAX.
70000
10
10
MIN.
60
72
42
18
15
1
18
12
15
30
6
6
MAX.
100000
12
12
UNITS NOTES
t
RC
t
RFC
t
RAS
t
RCD
t
RAP
t
CCD
t
RP
t
RRD
t
WR
t
DAL
Active to Ref/Active Command Period
Ref to Ref/Active Command Period
Active to Precharge Command Period
Active to Read/Write Command Delay Time
Active to Read with Auto Precharge Enable
Read/Write(a) to Read/Write(b) Command Period
Precharge to Active Command Period
Active(a) to Active(b) Command Period
Write Recovery Time
Auto Precharge Write Recovery + Precharge Time
nS
tCK
2.5
3
t
CK
CLK Cycle Time
t
AC
Data Access Time from CLK, CLK
-0.7
0.7
-0.7
0.7
t
DQSCK
DQS Output Access Time from CLK, CLK
Data Strobe Edge to Output Data Edge Skew
CLk High Level Width
CLK Low Level Width
-0.55
0.55
-0.6
0.6
16
t
DQSQ
t
CH
t
CL
0.4
0.55
0.55
0.45
0.55
0.55
nS
0.45
0.45
Min.
0.45
0.45
Min.
tCK
11
t
HP
CLK Half Period (minimum of actual t
CH,
t
CL
)
(tCL,tCH)
tHP
-0.5
0.9
0.4
0.4
0.4
1.75
0.35
0.35
0.2
0.2
0
0.25
0.4
0.72
-0.25
0.6
0.6
2.2
(tCL,tCH)
tHP
-0.55
0.9
0.4
0.45
0.45
1.75
0.35
0.35
0.2
0.2
0
0.25
0.4
0.75
-0.25
0.75
0.75
2.2
t
QH
DQ Output Data Hold Time from DQS
nS
t
RPRE
t
RPST
t
DS
t
DH
t
DIPW
t
DQSH
t
DQSL
t
DSS
t
DSH
t
WPRES
t
WPRE
t
WPST
t
DQSS
t
DSSK
t
IS
t
IH
t
IPW
DQS Read Preamble Time
DQS Read Postamble Time
DQ and DM Setup Time
DQ and DM Hold Time
DQ and DM Input Pulse Width (for each input)
DQS Input High Pulse Width
DQS Input Low Pulse Width
DQS Falling Edge to CLK Setup Time
DQS Falling Edge Hold Time from CLK
Clock to DQS Write Preamble Set-up Time
DQS Write Preamble Time
DQS Write Postamble Time
Write Command to First DQS Latching Transition
UDQS – LDQS Skew (x 16)
Input Setup Time
Input Hold Time
Control & Address Input Pulse Width (for each input)
1.1
0.6
0.6
1.28
0.25
1.1
0.6
0.6
1.25
0.25
tCK
11
nS
tCK
11
nS
11
tCK
t
HZ
Data-out High-impedance Time from CLK,CLK
Max tAC
-0.7
0.7
t
LZ
Data-out Low-impedance Time from CLK, CLK
SSTL Input Transition
Internal Write to Read Command Delay
Exit Self Refresh to non-Read Command
Exit Self Refresh to Read Command
Refresh Time (8k)
Mode Register Set Cycle Time
-0.7
0.7
-0.7
0.7
t
T(SS)
t
WTR
t
XSNR
t
XSRD
t
REF
t
MRD
0.5
2
75
10
10
1.5
64
0.5
2
75
10
12
1.5
64
nS
tCK
ns
tCK
mS
nS
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