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參數資料
| 型號： | 28229-14 |
| 廠商： | MINDSPEED TECHNOLOGIES INC |
| 元件分類： | 數字傳輸電路 |
| 英文描述： | ATM/SONET/SDH SUPPORT CIRCUIT, PBGA256 |
| 封裝： | BGA-256 |
| 文件頁數： | 62/269頁 |
| 文件大?。?/td> | 3376K |
| 代理商： | 28229-14 |
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7-54
Mindspeed Technologies
28229-DSH-001-B
Registers
CX28224/5/9 Data Sheet
0x29—ENCELLR (Receive Cell Interrupt Control Register)
The ENCELLR register controls which of the interrupts listed in the RxCellInt
register (0x2D) appear on the MicroInt* pin (pin T1), provided that both EnRxCellInt
(bit 0) in the ENSUMINT register (0x01) and EnPortInt in the ENSUMPORT register
(0x0201) for this port are enabled, and EnIntPin (bit 3) in the MODE register
(0x0202) is enabled.
0x2C—TXCELLINT (Transmit Cell Interrupt Indication Status
Register)
The TXCELLINT register indicates that a change of status has occurred within the
transmit status signals.
Bit
Default
Name
Description
7
1
EnLOCDInt
When written to a logical 1, this bit enables a Loss of Cell Delineation Interrupt.
6
1
EnHECDetInt
When written to a logical 1, this bit enables a HEC Error Detected Interrupt.
5
1
EnHECCorrInt
When written to a logical 1, this bit enables a HEC Error Corrected Interrupt.
40
—
Reserved, write to a logical 0.
3
1
EnCellRcvdInt
When written to a logical 1, this bit enables a Cell Received Interrupt.
2
1
EnIdleRcvdInt
When written to a logical 1, this bit enables an Idle Cell Received Interrupt.
1
EnNonMatchInt
When written to a logical 1, this bit enables a Non-matching Cell Received Interrupt.
0
1
EnNonZerGFCInt
When written to a logical 1, this bit enables a Non-zero GFC Received Interrupt.
Bit
Default
Name
Description
7
—
ParErrInt(1)
When a logical 1 is read, this bit indicates that a Parity Error occurred.
6
—
SOCErrInt(1)
When a logical 1 is read, this bit indicates that a Start of Cell Error occurred.
5
—
TxOvflInt(1)
When a logical 1 is read, this bit indicates that a Transmit FIFO Overflow occurred.
4
—
RxOvflInt(1)
When a logical 1 is read, this bit indicates that a Receive FIFO Overflow occurred.
3
—
CellSentInt(1)
When a logical 1 is read, this bit indicates that a cell has been sent.
2
——
Reserved for factory test, ignore.
10
—
Reserved, set to a logical 0.
00
—
Reserved, write to a logical 0.
FOOTNOTE:
(1) Single event—A 0 to 1 transition on the corresponding status bit causes this interrupt to occur, provided that this interrupt has
been enabled by the corresponding enable bit. Reading this interrupt register clears this interrupt.
相關PDF資料 |
PDF描述 |
|---|---|
| 28230-13 | ATM SEGMENTATION AND REASSEMBLY DEVICE, PQFP208 |
| 28L0138-40R | 1 FUNCTIONS, FERRITE BEAD |
| 28L0138-70R | 1 FUNCTIONS, FERRITE BEAD |
| 28Z551 | TELECOM FILTER |
| 28Z550 | TELECOM FILTER |
相關代理商/技術參數 |
參數描述 |
|---|---|
| 28-22916 | 制造商:CEBEK 功能描述:PRE ASSEMBLED MODULE BOARD PRECISION TIMER 15S-60MIN |
| 28-22918 | 制造商:CEBEK 功能描述:PRE ASSEMBLED MODULE BOARD PRECISION TIMER 0.1-10 SEC |
| 28-22920 | 制造商:CEBEK 功能描述:PRE ASSEMBLED MODULE BOARD PRECISION TIMER 1-99 SEC |
| 28-22922 | 制造商:CEBEK 功能描述:PRE ASSEMBLED MODULE BOARD SEQUENTIAL TIMER 1SEC-3MIN |
| 28-22926 | 制造商:CEBEK 功能描述:PRE ASSEMBLED MODULE BOARD ON DELAY TIMER 1-60 SECOND |
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