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參數資料
| 型號： | W83977TF |
| 廠商： | WINBOND ELECTRONICS CORP |
| 英文描述： | Multi-Function I/O Port Controller(用于個人計算機的多功能輸入/輸出口控制器) |
| 中文描述： | 多功能I / O端口控制器（用于個人計算機的多功能輸入/輸出口控制器） |
| 文件頁數： | 51/160頁 |
| 文件大小： | 1012K |
| 代理商： | W83977TF |
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W83977TF
PRELIMINARY
Publication Release Date: March 1998
-
43
-
Revision 0.62
Bit 6: TSRE. In 16450 mode, when TBR and TSR are both empty, this bit will be set to a logical 1. In
16550 mode, if the transmit FIFO and TSR are both empty, it will be set to a logical 1. Other
thanthese two cases, this bit will be reset to a logical 0.
Bit 5: TBRE. In 16450 mode, when a data character is transferred from TBR to TSR, this bit will be set to
a logical 1. If ETREI of ICR is a logical 1, an interrupt will be generated to notify the CPU to write
the next data. In 16550 mode, this bit will be set to a logical 1 when the transmit FIFO is empty. It
will be reset to a logical 0 when the CPU writes data into TBR or FIFO.
Bit 4: SBD. This bit is set to a logical 1 to indicate that received data are kept in silent state for a full word
time, including start bit, data bits, parity bit, and stop bits. In 16550 mode, it indicates the same
condition for the data on top of the FIFO. When the CPU reads USR, it will clear this bit to a
logical 0.
Bit 3: NSER. This bit is set to a logical 1 to indicate that the received data have no stop bit. In 16550
mode, it indicates the same condition for the data on top of the FIFO. When the CPU reads USR,
it will clear this bit to a logical 0.
Bit 2: PBER. This bit is set to a logical 1 to indicate that the parity bit of received data is wrong. In 16550
mode, it indicates the same condition for the data on top of the FIFO. When the CPU reads USR,
it will clear this bit to a logical 0.
Bit 1: OER. This bit is set to a logical 1 to indicate received data have been overwritten by the next
received data before they were read by the CPU. In 16550 mode, it indicates the same condition
instead of FIFO full. When the CPU reads USR, it will clear this bit to a logical 0.
Bit 0: RDR. This bit is set to a logical 1 to indicate received data are ready to be read by the CPU in the
RBR or FIFO. After no data are left in the RBR or FIFO, the bit will be reset to a logical 0.
3.2.3 Handshake Control Register (HCR) (Read/Write)
This register controls the pins of the UART used for handshaking peripherals such as modem, and
controls the diagnostic mode of the UART.
0
0
0
0
1
2
3
4
5
6
7
Data terminal ready (DTR)
Request to send (RTS)
Loopback RI input
IRQ enable
Internal loopback enable
相關PDF資料 |
PDF描述 |
|---|---|
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相關代理商/技術參數 |
參數描述 |
|---|---|
| W83977TF(EOL) | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:W83877TF plus KBC. CIR. RTC |
| W83977TF_98 | 制造商:WINBOND 制造商全稱:Winbond 功能描述:WINBOND I/O |
| W83977TF-A | 制造商:WINBOND 制造商全稱:Winbond 功能描述:I/O chip disk drive adapter |
| W83977TF-AW | 制造商:WINBOND 制造商全稱:Winbond 功能描述:WINBOND I/O |
| W83977TF-P | 制造商:WINBOND 制造商全稱:Winbond 功能描述:I/O chip disk drive adapter |
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