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參數資料
| 型號： | W83877AF |
| 廠商： | WINBOND ELECTRONICS CORP |
| 元件分類： | 外設及接口 |
| 英文描述： | Multi-Function I/O Port Controller(多功能輸入／輸出口控制器) |
| 中文描述： | MULTIFUNCTION PERIPHERAL, PQFP100 |
| 封裝： | QFP-100 |
| 文件頁數： | 108/171頁 |
| 文件大小： | 1634K |
| 代理商： | W83877AF |
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W83877AF
Publication Release Date: Dec. 1996
Preliminary Version 0.52
- 106 -
OSCS1, OSCS0 (Bit 1, Bit 0):
These two bits and OSCS2 (CR6 bit 6) are used to select one of the W83877AF's power-down
functions. These bits may be programmed in four different ways:
00
00
Default power-on state after power-on reset (OSCS2 = 0).
OSC on, 24 MHz clock is stopped internally (OSCS2 = 1). Clock can be restarted by
clearing OSCS2.
Immediate power-down (IPD) state, OSCS2 = 0
01
When bit 0 is 1 and bit 1 is set to 0, the W83877AF will stop its oscillator and enter power-down mode
immediately. The W83877AF will not leave the power-down mode until either a system power-on
reset from the MR pin or these two bits are used to program the chip back to power-on state. After
leaving the power-down mode, the W83877AF must wait 128 mS for the oscillator to stabilize.
10
Standby for automatic power-down (APD), OSCS2 = 0
When bit 1 is set to 1 and bit 0 is set to 0, the W83877AF will stand by for automatic power-down. A
power-down will occur when the following conditions obtain:
FDC not busy
FDD motor off
Interrupt source of line status, modem status, and data ready is inactive (neglecting IER
enable/disable)
Master Reset inactive
SOUTA and SOUTB in idle state
SINA and SINB in idle state
No register read or write to chip
If all of these conditions are met, a counter begins to count down. While the timer is counting down,
the W83877AF remains in normal operating mode, and if any of the above conditions changes, the
counter will be reset. If the set time (set by bit 7 and bit 6 of CR8) elapses without a change in any of
the above conditions, bits 1 and 0 will be set to (1, 1) and the chip will enter automatic power-down
mode. The oscillator of the W83877AF will remain running, but the internal clock will be disabled to
save power. Once the above conditions are no longer met, the internal clock will be re-supplied and
the chip will return to normal operation.
11
Automatic power-down (ADP) state, OSCS2 = 0
The W83877AF enters this state automatically after the counter described above has counted down.
If there is a change in any of the conditions listed above, the W83877AF 's clock will be restarted and
bits 1 and 0 will be set to (1, 0), i.e., standby for automatic power-down. When the clock is restarted,
the chip is ready for normal operation, with no need to wait for the oscillator to stabilize.
相關PDF資料 |
PDF描述 |
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