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參數資料
| 型號： | W83877AF |
| 廠商： | WINBOND ELECTRONICS CORP |
| 元件分類： | 外設及接口 |
| 英文描述： | Multi-Function I/O Port Controller(多功能輸入／輸出口控制器) |
| 中文描述： | MULTIFUNCTION PERIPHERAL, PQFP100 |
| 封裝： | QFP-100 |
| 文件頁數： | 66/171頁 |
| 文件大小： | 1634K |
| 代理商： | W83877AF |
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W83877AF
Publication Release Date: Sep. 1996
Preliminary Version 0.50
- 64 -
4.3.4 Set2 - Interrupt Status
or
UART FIFO Control Register (ISR/UFR)
These registers are only used in advanced modes.
Address
Offset
Register Name
Register Description
0
ABLL
Advanced Baud Rate Divisor Latch (Low Byte)
1
ABHL
Advanced Baud Rate Divisor Latch (High Byte)
2
ADCR1
Advanced UART Control Register 1
3
SSR
Sets Select Register
4
ADCR2
Advanced UART Control Register 2
5
Reserved
-
6
TXFDTH
Transmitter FIFO Depth
7
RXFDTH
Receiver FIFO Depth
4.3.4.1 Reg0, 1 - Advanced Baud Rate Divisor Latch (ABLL/ABHL)
The two registers are same as legacy UART baud rate divisor latch in SET 1. Reg0~1. When use
advanced UART/SIR/ASK-IR mode operation, should program these registers to set baud rate. That
is to avoid to backward operation occurred.
4.3.4.2 Reg2 - Advanced UART Control Register 1 (ADCR1)
Mode
Bit 7
Bit 6
Bit 5
Bit 4
Bit 3
Bit 2
Bit 1
Bit 0
Advanced
UART
BR_OUT
-
EN_LOUT D_CHSW
ALOOP
DMATHL
DMA_F
ADV_SL
Reset Value
0
0
0
0
0
0
0
0
Bit 7:
BR_OUT - Baud Rate Clock Output
Write to 1 then the programmed baud rate clock will output to DTR pin. This bit is only
test baud rate divisor.
Reserved,
write 0.
EN_LOUT - Enable Loopback Output
Write to 1, enable output transmitter data to IRTX pin during doing loopback operation.
Setting this bit can check output data with internal data.
D_CHSW - DMA TX/RX Channel Swap
If use signal DMA channel in MIR/FIR mode, then the DMA channel can be swapped.
D_CHSW
DMA Channel Selected
0
Receiver (Default)
1
Transmitter
Write to 1, then enable output data during the ALOOP=1.
Bit 6:
Bit 5:
Bit 4:
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