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參數(shù)資料
| 型號： | W83877AF |
| 廠商： | WINBOND ELECTRONICS CORP |
| 元件分類： | 外設(shè)及接口 |
| 英文描述： | Multi-Function I/O Port Controller(多功能輸入／輸出口控制器) |
| 中文描述： | MULTIFUNCTION PERIPHERAL, PQFP100 |
| 封裝： | QFP-100 |
| 文件頁數(shù)： | 73/171頁 |
| 文件大小： | 1634K |
| 代理商： | W83877AF |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁當前第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁第151頁第152頁第153頁第154頁第155頁第156頁第157頁第158頁第159頁第160頁第161頁第162頁第163頁第164頁第165頁第166頁第167頁第168頁第169頁第170頁第171頁
W83877AF
Publication Release Date: Sep. 1996
Preliminary Version 0.50
- 71 -
4.3.7.2 Set5.Reg2 - Flow Control mode Operation (FC_MD)
These registers control flow control mode operation as shown below table.
Reg.
Bit 7
Bit 6
Bit 5
Bit 4
Bit 3
Bit 2
Bit 1
Bit 0
FC_MD
FC_MD2
FC_MD1
FC_MD0
-
FC_DSW
EN_FD
EN_BRFC
EN_FC
Reset Value
0
0
0
0
0
0
0
0
Bit 7~5
FC_MD2 - Flow Control mode
When occurs flow control state, these bits will be loaded to AD_MD2~0 of advanced HSR
(Handshake Status Register). These three bits defined are same as AD_MD2~0.
Reserved
, write 0.
Bit 4:
Bit 3:
FC_DSW - Flow Control DMA Channel Swap
Write to 1, when occurs flow control state, enable to swap DMA channel of both
transmitter and receiver.
FC_DSW
Next Mode After Flow Control Occurred
0
Receiver Channel
Transmitter Channel
1
Bit 2:
EN_FD - Enable Flow DMA Control
Write to 1, then enable to use DMA channel when flow control is occurred.
Bit 1:
EN_BRFC - Enable Baud Rate Flow Control
Write to 1 then enable FC_BLL/FC_BHL (Flow Control Baud Rate Divider Latch, in
Set5.Reg1~0) to be loaded to advanced baud rate divisor latch (ADBLL/ADBHL, in
Set2.Reg1~0).
Bit 0:
EN_FC - Enable Flow Control
Write to 1 then can use flow control function and bit 7~1 of this register can be activated.
4.3.7.3 Set5.Reg3 - Sets Select Register (SSR)
Write this register then change Set of register. Read this register will return EC
16
.
Reg.
Bit 7
Bit 6
Bit 5
Bit 4
Bit 3
Bit 2
Bit 1
Bit 0
SSR
SSR7
SSR6
SSR5
SSR4
SSR3
SSR2
SRR1
SRR0
default Value
1
1
1
0
1
1
0
0
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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| W83877ATF | enhanced version from Winbonds most popular I/O chip W83877F |
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
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