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參數資料
| 型號： | W83877AF |
| 廠商： | WINBOND ELECTRONICS CORP |
| 元件分類： | 外設及接口 |
| 英文描述： | Multi-Function I/O Port Controller(多功能輸入／輸出口控制器) |
| 中文描述： | MULTIFUNCTION PERIPHERAL, PQFP100 |
| 封裝： | QFP-100 |
| 文件頁數： | 112/171頁 |
| 文件大小： | 1634K |
| 代理商： | W83877AF |
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W83877AF
Publication Release Date: Dec. 1996
Preliminary Version 0.52
- 110 -
This bit enables or disables the tri-state outputs of UART A in power-down mode.
0
The output pins of UART A will not be tri-stated when UART A is in power-down
mode.
1
The output pins of UART A will be tri-stated when UART A is in power-down mode.
URBTRI (Bit 0):
This bit enables or disables the tri-state outputs of UART B in power-down mode.
0
The output pins of UART B will not be tri-stated when UART B is in power-down
mode.
1
The output pins of UART B will be tri-stated when UART B is in power-down mode.
8.2.6 Configuration Register 5 (CR5), default = 00H
When the device is in Extended Function mode and EFIR is 05H, the CR5 register can be accessed
through EFDR. The bit definitions are as follows:
7 6 5 4 3 2 1 0
ECPFTHR0
ECPFTHR1
ECPFTHR2
ECPFTHR3
Reserved
Reserved
Reserved
Reserved
Bit 7-4: Reserved
ECPFTHR3-0 (bit 3-0): These four bits define the FIFO threshold for the ECP mode parallel port. The
default value is 0000 after power-up.
8.2.7 Configuration Register 6 (CR6), default = 00H
When the device is in Extended Function mode and EFIR is 06H, the CR6 register can be accessed
through EFDR. The bit definitions are as follows:
7 6 5 4 3 2 1 0
FDCTRI
IDEPWD
FDCPWD
FIPURDWM
SEL4FDD
OSCS2
Reserved
IDETRI
相關PDF資料 |
PDF描述 |
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參數描述 |
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