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參數(shù)資料
| 型號(hào)： | W83877AF |
| 廠商： | WINBOND ELECTRONICS CORP |
| 元件分類： | 外設(shè)及接口 |
| 英文描述： | Multi-Function I/O Port Controller(多功能輸入／輸出口控制器) |
| 中文描述： | MULTIFUNCTION PERIPHERAL, PQFP100 |
| 封裝： | QFP-100 |
| 文件頁(yè)數(shù)： | 57/171頁(yè) |
| 文件大小： | 1634K |
| 代理商： | W83877AF |
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W83877AF
Publication Release Date: Sep. 1996
Preliminary Version 0.50
- 55 -
4.3.2.2 Set0.Reg1 - Interrupt Control Register (ICR)
Mode
B7
B6
B5
B4
B3
B2
B1
B0
UART
0
0
0
0
EHSRI
EUSRI
ETBREI
ERDRI
Advanced
UART
ETMRI
EFSFI
ETXTHI
EDMAI
EHSRI
EUSRI/
TXURI
ETBREI
ERXTHI
Where UART is used to Legacy UART, and the functions for these bits are defined in the previous
UART, nevertheless the traditional SIR or ASK-IR based on the legacy UART also have same
definitions. The advanced UART functions included Advanced SIR/ASK-IR, MIR, FIR, or Remote IR
are described as follows.
Bit 7:
ETMRI - Enable Timer Interrupt
Write to 1, enable timer interrupt.
MIR, FIR mode:
EFSFI - Enable Frame Status FIFO Interrupt
Write to 1, enable frame status FIFO interrupt.
Advanced SIR/ASK-IR, Remote IR:
Not used.
Advanced SIR/ASK-IR, MIR, FIR, Remote IR:
ETXTHI - Enable Transmitter Threshold Interrupt
Write to 1, enable transmitter threshold interrupt.
MIR, FIR, Remote IR:
EDMAI - Enable DMA Interrupt.
Write to 1, enable DMA interrupt.
Advanced UART/SIR/ASK-IR, MIR, FIR, Remote IR:
EHSRI - Enable HSR (Handshake Status Register) Interrupt
Write to 1, enable handshake status register interrupt. Note that the bit IRHSSL (Infrared
Handshake Select) should be set to 1, then this bit EHSRI is effective.
Advanced SIR/ASK-IR:
EUSRI - Enable USR (UART Status Register) Interrupt
Write to 1, enable UART status register interrupt.
MIR, FIR, Remote Controller:
EHSRI/ETXURI - Enable USR Interrupt
or
Enable Transmitter Underrun Interrupt
Write to 1, enable USR interrupt or enable transmitter underrun interrupt.
ETBREI - Enable TBR (Transmitter Buffer Register) Empty Interrupt
Write to 1, enable transmitter buffer register empty interrupt.
ERBRI - Enable RDR (Receiver Buffer Register) Interrupt
Write to 1, enable receiver buffer register interrupt.
Bit 6:
Bit 5:
Bit 4:
Bit 3:
Bit 2:
Bit 1:
Bit 0:
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PDF描述 |
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