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參數資料
| 型號： | W83877AF |
| 廠商： | WINBOND ELECTRONICS CORP |
| 元件分類： | 外設及接口 |
| 英文描述： | Multi-Function I/O Port Controller(多功能輸入／輸出口控制器) |
| 中文描述： | MULTIFUNCTION PERIPHERAL, PQFP100 |
| 封裝： | QFP-100 |
| 文件頁數： | 59/171頁 |
| 文件大小： | 1634K |
| 代理商： | W83877AF |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁當前第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁第151頁第152頁第153頁第154頁第155頁第156頁第157頁第158頁第159頁第160頁第161頁第162頁第163頁第164頁第165頁第166頁第167頁第168頁第169頁第170頁第171頁
W83877AF
Publication Release Date: Sep. 1996
Preliminary Version 0.50
- 57 -
FEND_I - Frame End Interrupt.
Set to 1 when (1) a frame have a grace end to be detected where the frame signal is
defined in the physical layer of IrDA version 1.1 (2) abort signal or illegal signal has been
detected during receiving valid data. Clear to 0 when this register is read.
Remote Controller mode:
Not used.
TXEMP_I - Transmitter Empty.
Set to 1 when transmitter (or, say, FIFO + Transmitter) is empty. Clear to 0 when this
register is read.
RXTH_I - Receiver Threshold Interrupt.
Set to 1 when (1) the Receiver Buffer Register (RBR) is equal
or
larger than the threshold
level, (2) RBR occurs time-out if the receiver buffer register has valid data and below the
threshold level. Clear to 0 when RBR is less than threshold level from reading RBR.
Bit 1:
Bit 0:
(2) UART FIFO Control Register (UFR):
Mode
Bit 7
Bit 6
Bit 5
Bit 4
Bit 3
Bit 2
Bit 1
Bit 0
Legacy
UART
RXFTL1
(MSB)
RXFTL0
(LSB)
0
0
0
TXF_RST RXF_RST EN_FIFO
Advanced
UART
RXFTL1
(MSB)
RXFTL0
(LSB)
TXFTL1
(MSB)
TXFTL0
(LSB)
0
TXF_RST RXF_RST EN_FIFO
Reset Value
0
0
0
0
0
0
0
0
Legacy UART:
The definition of this register is same as Legacy UART mode.
Advanced UART:
Bit 7, 6:
RXFTL1, 0 - Receiver FIFO Threshold Level
Definition is same as Legacy UART, that is to determine the RXTH_I to become 1 when
the Receiver FIFO Threshold Level is equal or larger than the defined value shown as
follow.
RXFTL1, 0
(Bit 7, 6)
RX FIFO Threshold Level
(
FIFO Size:
16-byte
)
1
RX FIFO Threshold Level
(
FIFO Size:
32-byte
)
1
00
01
4
4
10
8
16
11
14
26
Note that the FIFO Size is referred to SET2.Reg4.
Bit 5, 4:
TXFTL1, 0 - Transmitter FIFO Threshold Level
To determine the TXTH_I (Transmitter Threshold Level Interrupt) is set to 1 when the
Transmitter Threshold Level is less than the programmed value shown as follows.
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PDF描述 |
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