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參數資料
| 型號： | W83877AF |
| 廠商： | WINBOND ELECTRONICS CORP |
| 元件分類： | 外設及接口 |
| 英文描述： | Multi-Function I/O Port Controller(多功能輸入／輸出口控制器) |
| 中文描述： | MULTIFUNCTION PERIPHERAL, PQFP100 |
| 封裝： | QFP-100 |
| 文件頁數： | 126/171頁 |
| 文件大小： | 1634K |
| 代理商： | W83877AF |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁當前第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁第151頁第152頁第153頁第154頁第155頁第156頁第157頁第158頁第159頁第160頁第161頁第162頁第163頁第164頁第165頁第166頁第167頁第168頁第169頁第170頁第171頁
W83877AF
Publication Release Date: Dec. 1996
Preliminary Version 0.52
- 124 -
8.2.20 Configuration Register 14 (CR14), default = 00H
When the device is in Extended Function mode and EFIR is 14H, the CR14 register can be accessed
through EFDR. The bit definitions are as follows:
1
2
3
4
5
6
7
0
GDA0IPI
GDA0OPI
GCS0IOW
GCS0IOR
GIO0CSH
GIOP0MD0
GIOP0MD1
GIOP0MD2
GIOP0MD2-GIOP0MD0 (bit 7-bit 5): GIOP0 pin mode selection
GIOP0MD2
0
0
GIOP0MD1
0
0
GIOP0MD0
0
1
GIOP0 pin
inactive (tri-state)
as a data output pin (SD0
→
GIOP0), when (AEN = L)
AND (nIOW = L) AND (SA10-0 = GIO0AD10-0), the
value of SD0 will be present on GIOP0
as a data input pin (GIOP0
→
SD0), when (AEN = L)
AND (nIOR = L) AND (SA10-0 = GIO0AD10-0), the
value of GIOP0 will be present on SD0
as a data input/output pin (GIOP0
SD0).
When (AEN = L) AND (NIOW = L) AND (SA10-0 =
GIO0AD10-0), the value of SD0 will be present on
GIOP0 When (AEN = L) AND (nIOR = L) AND (SA10-0
= GIO0AD10-0), the value of GIOP0 will be present on
SD0
as a Chip Select pin, the pin will be active at (AEN =
L) AND (SA10-0 = GIO0AD10-0) OR (nIOR = L) OR
(nIOW = L)
0
1
0
0
1
1
1
X
X
GIO0CSH(bit 4):
0
the Chip Select pin will be active LOW when (AEN = L) AND (SA10-0 = GIO0AD10-
0) OR (nIOR = L) OR (nIOW = L)
the Chip Select pin will be active HIGH when (AEN = L) AND (SA10-0 = GIO0AD10-
0) OR (nIOR = L) OR (nIOW = L)
1
GCS0IOR (bit 3): See below.
相關PDF資料 |
PDF描述 |
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