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參數(shù)資料
| 型號(hào)： | W83877AF |
| 廠商： | WINBOND ELECTRONICS CORP |
| 元件分類： | 外設(shè)及接口 |
| 英文描述： | Multi-Function I/O Port Controller(多功能輸入／輸出口控制器) |
| 中文描述： | MULTIFUNCTION PERIPHERAL, PQFP100 |
| 封裝： | QFP-100 |
| 文件頁數(shù)： | 62/171頁 |
| 文件大小： | 1634K |
| 代理商： | W83877AF |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁當(dāng)前第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁第151頁第152頁第153頁第154頁第155頁第156頁第157頁第158頁第159頁第160頁第161頁第162頁第163頁第164頁第165頁第166頁第167頁第168頁第169頁第170頁第171頁
W83877AF
Publication Release Date: Sep. 1996
Preliminary Version 0.50
- 60 -
Bit 2:
MIR, FIR modes:
EN_DMA - Enable DMA
Enable DMA function to transmission or receiving. Before using this, the DMA channel
should be select. If set RX DMA channel and disable TX DMA channel then the single
DMA channel is used. In the single channel system, the bit of D_CHSW (DMA channel
swap, in Set 2.Reg2.Bit3) will determine RX DMA channel or TX DMA channel.
Other modes:
Not used.
Bit 1, 0:
RTS, DTR
Functional definitions is same as legacy UART mode.
4.3.2.6 Set0.Reg5 - UART Status Register (USR)
Mode
B7
B6
B5
B4
B3
B2
B1
B0
Legacy
UART
RFEI
TSRE
TBRE
SBD
NSER
PBER
OER
RDR
Advanced
UART
LB_INFR
TSRE
TBRE
MX_LEX PHY_ERR CRC_ERR
OER
RDR
Reset Value
0
0
0
0
0
0
0
0
Legacy UART Register:
These registers are defined same as previous description.
Advanced UART Register:
Bit 7:
MIR, FIR modes:
LB_INFR - Last Byte In Frame End
Set to 1 when a last byte of a frame is in the FIFO bottom. This bit indicates that separate
one frame from another frame when RX FIFO has more than one frame.
Same as legacy UART description.
MIR, FIR modes:
Bit 6, 5:
Bit 4:
MX_LEX - Maximum Frame Length Exceed
Set to 1 when frame length from the receiver has exceeded the programmed frame
length which is in SET4.Reg6 and Reg5.If this bit is set to 1, the receiver will not receive
any data to RX FIFO.
MIR, FIR modes:
Bit 3:
PHY_ERR - Physical Layer Error
相關(guān)PDF資料 |
PDF描述 |
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