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參數(shù)資料
| 型號(hào)： | W6694 |
| 廠商： | WINBOND ELECTRONICS CORP |
| 英文描述： | PCI Bus ISDN S/T Interface Controller(PCI總線的ISDN S/T接口控制器) |
| 中文描述： | PCI總線的綜合業(yè)務(wù)數(shù)字網(wǎng)的S / T接口控制器（綜合業(yè)務(wù)數(shù)字網(wǎng)的PCI總線的S / T的接口控制器） |
| 文件頁(yè)數(shù)： | 91/98頁(yè) |
| 文件大小： | 1338K |
| 代理商： | W6694 |
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Data Sheet
W6692A PCI ISDN S/T-Controller
Publication Release Date:
Mar,2000
Revision 1.0
-91 -
Parameter
ta1
ta2
ta3
Parameter Descriptions
PBCK pulse high
PBCK pulse low
Frame clock asserted from
PBCK
PTXD data delay from PBCK
Frame clock deasserted from
PBCK
PTXD hold time from PBCK
PRXD setup time to PBCK
PRXD hold time from PBCK
Min.
195
Nominal
325
325
Max.
455
20
Remarks
Unit = ns
ta4
ta5
20
20
ta6
ta7
ta8
Note
: The PCM clocks are locked to the S/T receive clock. At every two or three PCM frame time (125
μ
s), PBCK and PFCK1,
PFCK2 may be adjusted by one local oscillator cycle (130 ns) in order to synchronize with S/T clock. This shift is made on the
LOW level time of PBCK and the HIGH level time is not affected. This introduces jitters on the PBCK, PFCK1 and PFCK2 with
jitter amplitude 260 ns (peak-to-peak) and jitter frequency about 2.67~4 kHz.
10
20
10
9.4.2 Serial EEPROM Timing
Parameter
Parameter Descriptions
tb1
EPSK low
tb2
EPSK high
tb3
EPCS output delay
tb4
EPSD output delay
tb5
EPSD tri-state delay
tb6
EPSD input setup time
tb7
EPSD input hold time
Min.
2500
2500
30
30
Max.
30
30
30
Remarks
Unit = ns
A5
A4
A1
A0
.....
D15
D14
D1
D0
.......
tb1
tb2
tb3
tb3
tb4
tb4
tb5
tb7
tb6
EPSK
EPCS
EPSDI
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