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參數(shù)資料
| 型號： | W88227QD |
| 廠商： | WINBOND ELECTRONICS CORP |
| 元件分類： | 消費家電 |
| 英文描述： | ATAPI CD-ROM Decoder(支持ATAPI標準的CD-ROM解碼器) |
| 中文描述： | SPECIALTY CONSUMER CIRCUIT, PQFP128 |
| 封裝： | LQFP-128 |
| 文件頁數(shù)： | 88/116頁 |
| 文件大小： | 787K |
| 代理商： | W88227QD |
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Preliminary/Confidential
Subject to change without notice
W88227F/W88227QD
- 84 -
1999/10/1 Rev: 0.70
Bit 1: FRCDB - Fast RAS to CAS Delay
The bit controls the timing of tRCD and tRP.
Bit 0: EDOEN - EDO DRAM Support Enable
Setting this bit enables EDO DRAM support and the data latch timing of DRAM changes to falling
edge instead of rising edge of internal clock. This bit should not be used if
LECAS (88h.7)
is high.
DFFCNTL - Data FIFO Threshold Control Register - (read/write 89h)
Bit 7,6: Reserved
Bit 5-3:`DFFHT[2:0] - Data FIFO High Threshold
When the number of bytes in Data FIFO larger than DFFHT, device stops pre-fetch to prevent FIFO
overrun. Since the default setting of
CAS8B (88h.2)
is low, the default value of
001b.
DFFHT
is
DFFHT[2:0]
Threshold
000b
28
001b
24
default
011b
16
Bit 2-0:`DFFLT[2:0] - Data FIFO Low Threshold
When the number of bytes in Data FIFO less than DFFLT, device de-activates DMARQ to prevent
FIFO underrun in traditional DMA mode. When the number of bytes in Data FIFO less than DFFLT,
device would stop issuing DSTROBE to prevent FIFO underrun in Ultra DMA data-in mode.
DFFLT[2:0]
Threshold
000b
4
default
001b
8
011b
16
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| W88611P | VCD 4X RF Amplifer/Digital Servo & DSP(具有射頻運算放大器及數(shù)字信號伺服和處理的集成芯片) |
| W88631F | VCD 4X RF Amplifer/Digital Servo & DSP(具有射頻運算放大器及數(shù)字信號伺服和處理的集成芯片) |
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
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