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參數資料
| 型號： | W90221F |
| 廠商： | WINBOND ELECTRONICS CORP |
| 英文描述： | PA-RISC Embedded Micro-Controller(惠普PA-RISC結構的32位嵌入式微控制器) |
| 中文描述： | PA - RISC的嵌入式微控制器（惠普的PA - RISC結構的32位嵌入式微控制器） |
| 文件頁數： | 21/174頁 |
| 文件大小： | 2102K |
| 代理商： | W90221F |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁當前第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁第151頁第152頁第153頁第154頁第155頁第156頁第157頁第158頁第159頁第160頁第161頁第162頁第163頁第164頁第165頁第166頁第167頁第168頁第169頁第170頁第171頁第172頁第173頁第174頁
=
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Versi on 0. 4, March/2000
can be accessed.
SDRAM mode : these signals are served as DQMB function, these are input mask signals for write
cycle and output enable signals for read cycle.
- MA[0:13] (out) :
These signals are used to provide the multiplexed row and column address to the EDO DRAM or
SDRAM.
- MD[0:31] (in/out) :
These signals are used to interface to the DRAM data bus.
- CKE (out) :
This signal are used to enable or disable MCLK into SDRAM.
- MCLK(out) :
This signal is SDRAM clock input, all SDRAM input /ouput signals are refrenced with MCLK rising
edge.
Operation Modes :
- MX1 Mode : Once DRAMTctrl2[2:3] is set to 00, memory controller frequency is same
as CPUCLK.
- MX1.5 Mode : Once DRAMTctrl2[2:3] is set to 01, Memory controller frequency is CPUCLK/1.5.
- MX2 Mode : Once DRAMTctrl2[2:3] is set to 10, Memory controller frequency is CPUCLK/2.
- MCLK skew control : The SDRAM's CLK and internal MEMC system clocks are adjustable for SDRAM
operating
in higher clock rate (larger than 80 MHz). Three bit groups are used to define these
clocks' skew,
1 SDRAM CLK and two internal MEMC system clock. Following are some suggested
setting
as SDRAM operated in different modes : (Refer to DRAMctrl definition for details)
A.
for MX1 :
B.
for MX1.5 :
C.
for MX2 :
Application Notes :
The MEMC supports both SDRAM and EDO-RAM, while only 32-bit data bus is available. When 64 bit
MA[0:11] lines into th DRAMs. it also indicates which bytes
DRAMctrl[9:11]
DRAMctrl[12:14]
DRAMTctrl[9:11]
= 110,
= 010,
= 001.
DRAMctrl[9:11]
DRAMctrl[12:14]
DRAMTctrl[9:11]
= 010,
= 010,
= 010.
DRAMctrl[9:11]
DRAMctrl[12:14]
DRAMTctrl[9:11]
= 110,
= 001,
= 110.
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