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參數資料
| 型號： | W90221F |
| 廠商： | WINBOND ELECTRONICS CORP |
| 英文描述： | PA-RISC Embedded Micro-Controller(惠普PA-RISC結構的32位嵌入式微控制器) |
| 中文描述： | PA - RISC的嵌入式微控制器（惠普的PA - RISC結構的32位嵌入式微控制器） |
| 文件頁數： | 73/174頁 |
| 文件大?。?/td> | 2102K |
| 代理商： | W90221F |
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=
The above information is the exclusive intellectual property of Winbond Electronics and shall not be disclosed, distributed or reproduced without permission from Winbond.
73
Versi on 0. 4, March/2000
Bits 19-23
2nd FIFO High Threshold
When frame Buffer FIFO is filled to the threshold, the FIFO is ready to release DRAM
access to other pending requests. Initial value is 18H.
Reserved
2nd FIFO Low Threshold
When frame Buffer FIFO is fetched to this threshold by graphics controller, a request is
generated tp the DRAM controller for DRAM access. Initial value is 0CH.
Bits 24-26
Bits 27-31
FIFO 3/4 Threshold Register (FF34T)
Port address : 0x0000014c
Read/Write
Power-on Default : 0x----
0
1
2
3
4
5
6
7
SRM3_HT
8
9
10
11
12
13
14
15
SRM3_LT
16
17
18
19
20
21
22
23
SRM4_HT
24
25
26
27
28
29
30
31
SRM4_LT
Bits 0-2
Bits 3-7
3th FIFO High Threshold
When frame Buffer FIFO is filled to the threshold, the FIFO is ready to release DRAM
access to other pending requests. Initial value is 18H.
Reserved
3th FIFO Low Threshold
When frame Buffer FIFO is fetched to this threshold by graphics controller, a request is
generated tp the DRAM controller for DRAM access. Initial value is 0CH.
Reserved
4th FIFO High Threshold
When frame Buffer FIFO is filled to the threshold, the FIFO is ready to release DRAM
access to other pending requests. Initial value is 18H.
Reserved
4th FIFO Low Threshold
Reserved
Bits 8-10
Bits 11-15
Bits 16-18
Bits 19-23
Bits 24-26
Bits 27-31
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