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參數資料
| 型號： | W90221F |
| 廠商： | WINBOND ELECTRONICS CORP |
| 英文描述： | PA-RISC Embedded Micro-Controller(惠普PA-RISC結構的32位嵌入式微控制器) |
| 中文描述： | PA - RISC的嵌入式微控制器（惠普的PA - RISC結構的32位嵌入式微控制器） |
| 文件頁數： | 32/174頁 |
| 文件大小： | 2102K |
| 代理商： | W90221F |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁當前第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁第151頁第152頁第153頁第154頁第155頁第156頁第157頁第158頁第159頁第160頁第161頁第162頁第163頁第164頁第165頁第166頁第167頁第168頁第169頁第170頁第171頁第172頁第173頁第174頁
=
- COMBE[2]/
XROMCS#
(inout) :
PCI cycles
AIO cycles
- COMBE[1]/
XWR#
(inout) :
PCI cycles
AIO cycles
- COMBE[0]/
XRD#
(inout) :
PCI cycles
AIO cycles
- INTD#/
XGLBCS#
(output) :
PCI cycles
AIO cycles
The above information is the exclusive intellectual property of Winbond Electronics and shall not be disclosed, distributed or reproduced without permission from Winbond.
32
Versi on 0. 4, March/2000
Application Notes :
AIO bus is designed to connect ISA-like, low speed devices such as code-ROM, Flashs and 8-/16-bit IO
devices. The AIO controller itself is a PCI slave device, if the address and access type of any PCI cycle
match the AIOBASE or XMBASE[8:15] of AIO, the AIO controller responds the DEVSEL# and TRDY# to
PCI bridge and generate correspond AIO bus signals to AIO devices in the "data phase" of current PCI
cycle.
XMBASE[7] will be set right from chip reset, all PCI cycles will be treated as AIO access and all code
read (PCI cycles) will return data from AIO bus. After the memory (XMBASE) and IO (AIOBASE) have been
properly configured, XMBASE[7] shall be set logic low immediately to avoid possible wrong response from
AIO controller.
Because XROMCS#, AIOCS#, XRD# and XWR# are shared the same pins with COMBE[0:3] of PCI bus,
they might toggle during any PCI cycles. It is necessary to OR these control signals with INTD
#, which dedicately serve as "AIO global chip-select", before they reaching the AIO devices.
The following figures show some typical timing diagrams of AIO command cycles :
: Bit-2 of command/byte bus
: AIO chip-select for its memory devices
: Bit-1 of command/byte bus
: Asserted low, if INTD# is also low, indicating a AIO write command cycle is ongoing.
: Bit-0 of command/byte bus
: Asserted low, if INTD# is also low, indicating a AIO read command cycle is ongoing.
: If AIO is enable, this signal shall not connect to any PCI bus master.
: Asserted low indicating a AIO command cycle is ongoing.
FRAME#
PDA[31:24]
PDA[7:0]
PCICLK
Fig 5.8.1 Fastest XIO IO read cycle (0 wait)
PDA[23:8]
16-bit IO address
DEVSEL#
INTD#
COMBE_3#
COMBE_2#
COMBE_1#
COMBE_0#
TRDY#
Low byte data
High byte data
相關PDF資料 |
PDF描述 |
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