- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄363904 > W90221F (WINBOND ELECTRONICS CORP) PA-RISC Embedded Micro-Controller(惠普PA-RISC結(jié)構(gòu)的32位嵌入式微控制器) PDF資料下載
參數(shù)資料
| 型號： | W90221F |
| 廠商： | WINBOND ELECTRONICS CORP |
| 英文描述： | PA-RISC Embedded Micro-Controller(惠普PA-RISC結(jié)構(gòu)的32位嵌入式微控制器) |
| 中文描述： | PA - RISC的嵌入式微控制器（惠普的PA - RISC結(jié)構(gòu)的32位嵌入式微控制器） |
| 文件頁數(shù)： | 46/174頁 |
| 文件大?。?/td> | 2102K |
| 代理商： | W90221F |
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=
The above information is the exclusive intellectual property of Winbond Electronics and shall not be disclosed, distributed or reproduced without permission from Winbond.
46
Versi on 0. 4, March/2000
Each of 15 general purpose GPIO ports can be programmed as input or output port independently. Each
port can generate positive or negative edge interrupt, and contains of a bi-directional buffer connected to
the appropriate W90221 pin, the output signal from the input buffer is routed directly to a debounce circuit.
This circuit performs 3 TCLK_BUN (program by CLKREG register) debounce of the input signal. Reading a
specific bit location within the IO Data Input Register returns the logic state of the respective general
purpose IO pin, regardless of whether that pin is configured as an output or input. If the pin is configured as
an output an input, the value read is the logic state of the pin as driven by W90221 pin .
6.1 MEMORY CONTROLLER REGISTERS
There are 5 16-bit registers and 1 22-bit IO base register included in the memory (DRAM) controller.
Access to these DRAM
'
s registers are through a
"
IO base content + offset
"
port. Access to
"
IO base
"
register is through 0xf0000000 port. The memory controller supports
EDO
and
Synchronous
DRAM.
Table 6.1 : MEMC Register Map
(IO base (BA) : 0xf0000000)
Offset
Symbol
Access
Description
0x30h
R/W
DRAM bank 0 configuration register [0:15]
0x32h
R/W
DRAM bank 0 base register [0:15]
0x34h
R/W
DRAM bank 1 configuration register [0:15]
0x36h
R/W
DRAM bank 1 base register [0:15]
0x38h
R/W
DRAM control register[0:15]
0x3ah
R/W
DRAM timing register 0
0x3ch
R/W
DRAM timing register 1
0x3eh
R/W
DRAM timing register 2
0xf000000h
R/W
IO base address[0:21]
DRAM Bank Configuration Register ( )
Index : 0x30h,0x34h
Read/Write
Power-on Default : --
0
1
2
3
4
5
6
7
DRAM size
DRAM page size
COMPbk
BKen
8
9
10
11
12
13
14
15
Reserved
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